High quality test pattern generation techniques for digital VLSI circuits

Abstract

Η εξέλιξη της τεχνολογίας ολοκλήρωσης επέτρεψε την υλοποίηση ολοκληρωμένων κυκλωμάτων (μικροτσίπ) με εκπληκτικές δυνατότητες. Η δραματική αύξηση της πολυπλοκότητας των ολοκληρωμένων, πολλές φορές δυσανάλογα ως προς το όφελος απόδοσης, είναι το φυσιολογικό τίμημα για το σημαντικό αυτό επίτευγμα. Τόσο η αύξηση της πολυπλοκότητας όσο και η πυκνότητα των τρανζίστορ στο ολοκληρωμένο, οδηγούν σε μεγαλύτερα ποσοστά ελαττωματικών ολοκληρωμένων κατά την παραγωγή. Τα προβλήματα που προκύπτουν σε σχέση με τον σχεδιασμό των ολοκληρωμένων είναι σημαντικά, όμως οι προκλήσεις που αφορούν τον έλεγχο της ορθότητάς τους, είναι ακόμη σημαντικότερες. Λόγω της αυξανόμενης πολυπλοκότητας, τα παραδοσιακά μοντέλα σφαλμάτων αποδεικνύονται αναποτελεσματικά για την διασφάλιση της ποιότητας του ελέγχου ορθότητας στην παραγωγή ολοκληρωμένων κυκλωμάτων. Ο σκοπός της παρούσας διατριβής είναι να προτείνει ένα σύνολο από, υψηλής ποιότητας, καινοτόμες μεθοδολογίες αυτοματισμού της παραγωγής ελέγχων ορθότητας, για ψηφιακά κυκλώματα πολύ μεγάλης κλίμακας ολοκλήρωσης. Η ποιότητα ποσοτικοποιείται αναλόγως της εφαρμογής που εξετάζεται σε κάθε περίπτωση. Στο πλαίσιο αυτό αναπτύχθηκαν τεχνικές που αφορούν σε ή που ενισχύουν την ποιότητα της αυτοματοποιημένης παραγωγή διανυσμάτων ελέγχου ορθότητας και ορθότητας χρονισμού των ολοκληρωμένων κυκλωμάτων. Οι τεχνικές αντιπαραβάλλονται και συγκρίνονται με αντίστοιχες τεχνικές που συναντούνται στην βιβλιογραφία ενώ τα πειραματικά αποτελέσματα καταγράφονται ρητώς. Τα συμπεράσματα για όλες τις τεχνικές συνοψίζουν τα ερευνητικά ευρήματα και παραθέτουν τα πλεονεκτήματα και τις αδυναμίες των προτεινομένων αλλά και των υφιστάμενων μεθοδολογιών.

While traditional fault models, such as the stuck-at and transition delay fault models are still widely used, they have been shown to be inadequate to handle the increased complexity of modern digital integrated circuits. The goal of this dissertation is to provide a set of novel test generation methodologies that increase the quality of post-manufacturing tests for digital circuits, without increasing the complexity of the underlying fault models. The first part of the thesis examines test generation under a linear variation of the transition delay fault model for obtaining transition tests that are robust and excite critical path delays in the circuit. Thus, an enhanced quality transition delay fault model is considered and a method to implicitly derive all tests per transition fault, using well defined fault sensitization criteria each of which provides different detection quality, is proposed. The thesis also examines the problem of generating test patterns with a large number of unspecified bits. The inherent flexibility of such test sets benefit different applications in VLSI circuit testing. After appropriate unspecified bit fixing, the obtained test sets can provide desired solutions to special applications and, thus, are of higher quality. Two versions of this problem are examined: dynamic test generation and static test set relaxation. Experimental results show increased reduction rates compared to existing methods, even when the input test set is very compact or already contains unspecified bits. The impact of using test sets with small number of specified bits for on-chip test set embedding is also investigated. The last part of the thesis investigates test set generation and relaxation for “n-detect” test sets to increase the quality of such test sets. First, the novel problem of relaxing n-detect test sets is addressed. A systematic algorithm is proposed, where each test is replaced by a new one that detects a subset of the faults detected by the first one. Next, the thesis proposes a novel technique which guarantees diversity in the n different tests that target the same fault, by propagating the fault via different propagation paths. The experimental results show increased coverage in non-modelled faults without invalidating any desired attributes of the initial test set.